基于FPGA的雷达信号脉冲压缩与MTD设计与实现文献综述

文 献 综 述

【摘要】本文首先对雷达的应用和目前雷达信号处理研究重点作了简要介绍，然后阐述了脉冲压缩和MTD算法在雷达信号处理中的重要作用，同时结合FPGA，给出相应的实现方法。在对有关实现方法进行总结与对比之后，便围绕着基于FPGA平台实现FIR滤波器和FFT算法的有关优化方式进行重点介绍，最后，对FPGA厂商提供的相应IP core进行了简要的介绍。

【关键词】脉冲压缩 MTD FIR滤波器 FFT算法 IP Core

【Abstract】This paper firstly introduces the application of radar and the current research emphasis of radar signal processing. Then, the important role of pulse compression and MTD algorithm in radar signal processing is expounded. At the same time, combining with the FPGA, the corresponding implementation method is given. After summarizing and comparing the related implementation methods, this paper focuses on the optimization methods of FIR filter and FFT algorithm based on the FPGA. Finally, the corresponding IP core provided by the manufacturers of FPGA is briefly introduced.

【Keywords】Pulse Compression MTD FIR Filter FFT algorithm IP Core

1. 引言

雷达（Radio detection and ranging，Radar）是英文单词Radar的音译，即无线电检测与测距，它是利用目标对电磁波的散射特性来获取相关信息的电子设备。由于雷达具有全天候工作的特有优势，使得在当今日综错杂的环境下，其作用越来越凸显，应用越来越广泛^[1]。

在上世纪40年代，是雷达的诞生与发展期，由于军事目的而推动雷达技术发展；50年代，是雷达理论的成熟期，在此期间，有许多著名的雷达理论被发明并应用到实际中，如D.O.North发明的匹配滤波器，J.Marcum的统计检测理论，P.M.Woodward的模糊函数理论，动目标显示（Moving Targets Indicator，MTI）理论等^[1]。当下，雷达系统的硬件发展水平已经趋于成熟，越来越多的学者研究重点是与雷达有关的信号处理技术及其实现方式，如何从复杂多变的环境中利用目标回波提取所需信息，研究内容包括杂波和干扰抑制技术、脉冲压缩和信号相参积累技术、阵列信号处理技术、目标检测技术、目标特征信息提取和识别技术、信号处理系统设计技术等^[2]。本文主要针对在FPGA平台上实现雷达信号的脉冲压缩（Pulse Compression，PC）算法与动目标检测（Moving Targets Detection, MTD）进行讨论。

脉冲压缩处理是雷达信号处理的关键技术之一，通过脉冲压缩技术可以解决雷达系统的探测距离和距离分辨率之间的矛盾^[3]。由于雷达发射信号的参数是已知的，雷达信号处理机可以利用匹配滤波器对雷达回波进行匹配滤波操作，达到脉冲压缩的目的^[4]。

目前，雷达信号处理机上大多使用数字处理的方法实现脉冲压缩。基于FPGA的数字脉冲压缩实现方法有两种，一种是时域方法，采用有限冲击响应（Finite Impulse Response，FIR）滤波器结构，等效于求离散目标回波信号与发射波形离散样本之间的复相关运算，这种方法电路结构简单，实现方便，通常用于压缩比较小的情况下；另一种是频域方法，采用快速傅立叶变换（Fast Fourier Transform，FFT）来实现，利用目标回波信号的FFT结果与匹配滤波器的FFT结果相乘，然后对相乘结果作逆傅立叶变换（Inverse Fast Fourier Transform，IFFT）得到的，这种方法采用高效的FFT算法，大大的减少了运算量，提高了运算速度^{[3, 5]}。

在各种杂波背景下实现对目标信号的有效检测是雷达信号处理的重点和难点之一。目前主要的杂波抑制方法是动目标显示MTI和动目标检测MTD。MTI主要是设计滤波器，

在固定杂波中心频率处形成具有一定宽度的凹口，从而较好地滤除静态杂波。MTD则是由一组部分重叠的窄带滤波器构成，通过窄带滤波器组从固定杂波背景或低速运动背景中区分出运动目标^[6]。与MTI相比，MTD使用一组多普勒滤波器，使之更接近于最佳滤波，提高改善因子，同时，MTD能抑制地杂波，也能抑制运动杂波。因此，本文讨论MTD算法及其FPGA实现。

实现MTD中窄带滤波器组的常用方法是在频域通过FFT算法实现或在时域使用FIR滤波器。在频域使用FFT算法实现具有运算快速的特点，但它的每个滤波器具有较高的副瓣电平，各通道杂波可能相互干扰^[7]，而且在零频和脉冲重复频率整数倍处，滤波器组是没有凹陷，故无法抑制静态杂波^{[8, 9]}。而采用FIR滤波器组可以通过调整各个滤波器的系数灵活改变每个滤波器的频谱特性，进而克服上述两个缺点，但是与采用FFT方法相比，运算量会比较大。

1. 基于FPGA的脉冲压缩和MTD的设计与实现方法

基于FPGA的脉冲压缩算法和MTD的实现均需要用到FIR滤波器结构和FFT算法，对于FIR滤波器的设计，研究的重点是如何设计高速高阶的滤波器，同时又使得FPGA的资源消耗较少，主要从以下两个方面进行优化设计^[10]：一是滤波器结构优化设计；二是算法结构优化设计。

1. 滤波器结构优化设计

实现FIR滤波器常见的结构有：直接乘加结构，乘法器复用结构和乘累加结构^[11]。直接乘加结构仅利用延时单元，加法器，乘法器来实现，其FPGA资源消耗最多，但简单易实现，对直接乘加结构进行优化，可以得到转置型结构，这种结构与直接型相比有两个特点：一是所有的乘法器的被乘数都是相同的，二是无需额外寄存器来缓存采样的数据；乘法器复用结构利用FIR滤波器系数对称的性质，先将对称数据进行两两相加并与对应的系数相乘，然后通过加法树得到最终结果，这种结构比直接乘加结构减少一半的乘法器；乘累加结构先对输入数据对称相加，再利用数据选择器选择对应的数据和系数作为乘法器的输入数据，然后进行累加操作，这种结构只用到一个乘法器，相对资源消耗较少，而且乘法器也可以选择FPGA内部的高速硬件乘法器来实现，可以满足一些应用场合。

1. 算法结构优化设计

由于实现乘法器需要占用大量的FPGA资源，因此，算法结构优化设计主要是不使用

乘法器来实现乘法的功能。概括起来主要有两类方法：一类是针对常系数的FIR滤波器，利用常系数FIR滤波器中乘法器的硬件成本与系数中非零元素的个数直接相关，采用正则有符号数字量（Canonic Signed Digit，CSD）编码使系数中非零元素的个数减至最少^[12]，在此基础上对于转置结构的FIR滤波器，当抽头系数存在共享子表达式时就可以采用简化加法器图（Reduced Adder Graph，RAG）算法，该算法进一步减少了FIR乘积过程中的加法次数^[13]；另一类是巧妙地利用ROM查找表将固定系数的乘累加运算转化为查表操作的分布式（Distributed Arithmetic，DA）算法。基于DA算法的FIR滤波器结构基本可分为：串行分布式结构、并行分布式结构、串并结合分布式结构。串行分布式结构只需要一个查找表，但处理速度不是很高，而且受滤波器级数影响大；并行分布式结构利于流水实现，多用于对速度要求高的场合，但占用资源多；串并结合的分布式结构兼有串行分布式与并行分布式的优势，但有控制电路的加入，增加了电路的复杂性^[14]。

FFT算法由Cooley及Tukey在1956年提出，是离散傅立叶变换（Discrete Fourier Transform，DFT）的快速算法，它的提出大大简化了DFT的运算量。对于FFT算法的硬件实现，研究的重点是优化设计各种结构来提高运算速度，优化设计各种数据存储与读取方式来减小数据交换的时间，同时考虑减小FPGA上硬件的资源消耗并扩大数据的动态范围，保证一定的精度，主要从以下两个方面对FFT算法在FPGA上进行性能提升：一是FFT处理速度的提高；二是FFT处理精度的提高^[15]。

1. FFT处理速度的提高

从FFT算法本身出发，提高FFT处理速度可以采用高基算法，如采用基r算法（基-2、基-4、基-8、基-16），分裂基算法，混合基算法，基2ⁿ算法等。对于基r算法，随着基数的增大，系统运算时间缩短，但蝶形运算单元的复杂程度增大，系统的运算量和存储的设备量增大。分裂基算法是将基-2分解和基-4分解结合在一起形成的高效新算法，可以较好处理2的倍数点的FFT计算^[16]。混合基算法能自动适应不同长度的变换运算，理论上，只要序列长度N是复合数（可以分解因子），就存在混合基算法^[17]。基2ⁿ算法其综合了高基数算法运算复杂度低和基-2算法易于实现的优点，其旋转因子值更加简单，大大减少了运算的复杂度^[16]。

从FPGA的硬件实现方式出发，提高FFT处理速度可以采用并行处理和流水线处理或将两者相互结合。并行处理一般是指在 FFT每一级根据 FFT的点数设置成正比的运算

单元，这种结构虽然速度最快，但资源消耗却过大。流水线处理一般在FFT实现的每一级均采用一个运算单元，前一级运算结果可以直接用于下一级运算而无需等到本级运算全部完成， 因此在运算速度上有所提高^{[16, 18, 19]}。

从数据存储方式出发，提高FFT处理速度可以采用乒乓结构的两组双口RAM或先入先出（First In Fist Out，FIFO）结构的存储器。在计算的过程中，两组存储器始终保持一组读一组写，同步进行，没有等待时间。FPGA芯片内部集成大量的RAM，ROM等存储器结构，这种内置结构速度比任何片外存储器都要快，并且扩展容易，系统可靠性高^[15]。

1. FFT处理精度的提高

在FFT的硬件实现中，还必须解决数据的动态范围问题，不然会因为数据的截断而使计算结果的精度变差。可以采用以下不同的数据格式来解决这一问题：一是采用定点运算方案；二是采用浮点运算方案；三是采用块浮点运算方案^[15] 。

定点运算实现结构简单，但因受到字长的限制，数据动态范围小，舍入误差会降低最终处理结果的精度。浮点运算可以消除动态范围局限的问题，输出信号平均信噪比较高，但运算电路复杂，运算速度慢。块浮点介于浮点和定点之间，是两种表示法的结合，在这种表示法中，一组数据具有一个共同的指数，这个指数是这组数中绝对值最大的那个数的指数。在运算过程中，逐级进行溢出判断和移位选择，实现动态范围扩展^[20]。

由于FIR滤波器和FFT算法都是很成熟的算法，FPGA生产设计公司都会有相应的IP Core供设计者直接使用，IP Core成熟、高效、快捷的特点，可大幅度缩短设计周期，提高设计质量，但缺乏一定的灵活性，设计者可根据项目要求确定是否采用其提供的IP Core，还是自己设计满足功能的硬件电路。

1. 小结

本文首先对雷达的应用和目前雷达信号处理研究重点作了简要介绍，然后阐述了脉冲压缩和MTD算法在雷达信号处理中的重要作用，同时结合FPGA，给出相应的实现方法。在对有关实现方法进行总结与对比之后，便围绕着基于FPGA平台实现FIR滤波器和FFT算法的有关优化方式进行重点介绍，最后，对FPGA厂商提供的相应IP core进行了简要的介绍。

参 考 文 献

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